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半導(dǎo)體制造技術(shù)導(dǎo)論(第二版) 版權(quán)信息
- ISBN：9787121188503
- 條形碼：9787121188503 ; 978-7-121-18850-3
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無
- 重量：暫無
- 所屬分類：>
半導(dǎo)體制造技術(shù)導(dǎo)論(第二版) 內(nèi)容簡(jiǎn)介
本書共包括15章： 第1章概述了半導(dǎo)體制造工藝； 第2章介紹了基本的半導(dǎo)體工藝技術(shù)； 第3章介紹了半導(dǎo)體器件、 集成電路芯片， 以及早期的制造工藝技術(shù)； 第4章描述了晶體結(jié)構(gòu)、 單晶硅晶圓生長(zhǎng)， 以及硅外延技術(shù)； 第5章討論了半導(dǎo)體工藝中的加熱過程；第6章詳細(xì)介紹了光學(xué)光刻工藝；第7章討論了半導(dǎo)體制造過程中使用的等離子體理論； 第8章討論了離子注入工藝； 第9章詳細(xì)介紹了刻蝕工藝； 第10章介紹了基本的化學(xué)氣相沉積（CVD）和電介質(zhì)薄膜沉積工藝， 以及多孔低k電介質(zhì)沉積、氣隙的應(yīng)用、 原子層沉積（ALD）工藝過程； 第11章介紹了金屬化工藝； 第12章討論了化學(xué)機(jī)械研磨（CMP）工藝； 第13章介紹了工藝整合； 第14章介紹了優(yōu)選的CMOS、 DRAM和NAND閃存工藝流程； 第15章總結(jié)了本書和半導(dǎo)體工業(yè)未來的發(fā)展。
半導(dǎo)體制造技術(shù)導(dǎo)論(第二版) 目錄
第1章 導(dǎo)論
1．1 集成電路發(fā)展歷史
1．1．1 世界上**個(gè)晶體
1．1．2 世界上**個(gè)集成電路芯片
1．1．3 摩爾定律
1．1．4 圖形尺寸和晶圓尺寸
1．1．5 集成電路發(fā)展節(jié)點(diǎn)
1．1．6 摩爾定律或超摩爾定律
1．2 集成電路發(fā)展回顧
1．2．1 材料制備
1．2．2 半導(dǎo)體工藝設(shè)備
1．2．3 測(cè)量和測(cè)試工具
1．2．4 晶圓生產(chǎn)
1．2．5 電路設(shè)計(jì)
1．2．6 光刻版的制造
1．2．7 晶圓制造
1．3 小結(jié)
1．4 參考文獻(xiàn)
1．5 習(xí)題
第2章 集成電路工藝介紹
2．1 集成電路工藝簡(jiǎn)介
2．2 集成電路的成品率
2．2．1 成品率的定義
2．2．2 成品率和利潤(rùn)
2．2．3 缺陷和成品率
2．3 無塵室技術(shù)
2．3．1 無塵室
2．3．2 污染物控制和成品率
2．3．3 無塵室的基本結(jié)構(gòu)
2．3．4 無塵室的無塵衣穿著程序
2．3．5 無塵室協(xié)議規(guī)范
2．4 集成電路工藝間基本結(jié)構(gòu)
2．4．1 晶圓的制造區(qū)
2．4．2 設(shè)備區(qū)
2．4．3 輔助區(qū)
2．5 集成電路測(cè)試與封裝
2．5．1 晶粒測(cè)試
2．5．2 芯片的封裝
2．5．3 *終的測(cè)試
2．5．4 3D封裝技術(shù)
2．6 集成電路未來發(fā)展趨勢(shì)
2．7 小結(jié)
2．8 參考文獻(xiàn)
2．9 習(xí)題
第3章 半導(dǎo)體基礎(chǔ)
3．1 半導(dǎo)體基本概念
3．1．1 能帶間隙
3．1．2 晶體結(jié)構(gòu)
3．1．3 摻雜半導(dǎo)體
3．1．4 摻雜物濃度和電導(dǎo)率
3．1．5 半導(dǎo)體材料概要
3．2 半導(dǎo)體基本元器件
3．2．1 電阻
3．2．2 電容
3．2．3 二極管
3．2．4 雙載流子晶體管
3．2．5 MOSFET
3．3 集成電路芯片
3．3．1 存儲(chǔ)器
3．3．2 微處理器
3．3．3 專用集成電路(ASlC)
3．4 集成電路基本工藝
3．4．1 雙載流子晶體管制造過程
3．4．2 P型MOS工藝(20世紀(jì)60年代技術(shù))
3．4．3 N型MOS工藝(20世紀(jì)70年代技術(shù))
3．5 互補(bǔ)型金屬氧化物晶體管
3．5．1 CMOS電路
3．5．2 CMOS工藝(20世紀(jì)80年代技術(shù))
3．5．3 CMOS工藝(20世紀(jì)90年代技術(shù))
3．6 2000年后半導(dǎo)體工藝發(fā)展趨勢(shì)
3．7 小結(jié)
3．8 參考文獻(xiàn)
3．9 習(xí)題
第4章 晶圓制造
4．1 簡(jiǎn)介
4．2 為什么使用硅材料
4．3 晶體結(jié)構(gòu)與缺陷
4．3．1 晶體的晶向
4．3．2 晶體的缺陷
4．4 晶圓生產(chǎn)技術(shù)
4．4．1 天然的硅材料
4．4．2 硅材料的提純
4．4．3 晶體的提拉工藝
4．4．4 晶圓的形成
4．4．5 晶圓的完成
4．5 外延硅生長(zhǎng)技術(shù)
4．5．1 氣相外延
4．5．2 外延層的生長(zhǎng)過程
4．5．3 硅外延生長(zhǎng)的硬件設(shè)備
4．5．4 外延生長(zhǎng)工藝
4．5．5 外延工藝的發(fā)展趨勢(shì)
4．5．6 選擇性外延
4．6 襯底工程
4．6．1 絕緣體上硅(Silicon-on-Insulator， SOI)
4．6．2 混合晶向技術(shù)(HOT)
4．6．3 應(yīng)變硅
4．6．4 絕緣體上應(yīng)變硅(Strained Silicon on Insulator， SSOI)
4．6．5 IC技術(shù)中的應(yīng)變硅
4．7 小結(jié)
4．8 參考文獻(xiàn)
4．9 習(xí)題
第5章 加熱工藝
5．1 簡(jiǎn)介
5．2 加熱工藝的硬件設(shè)備
5．2．1 簡(jiǎn)介
5．2．2 控制系統(tǒng)
5．2．3 氣體輸送系統(tǒng)
5．2．4 裝載系統(tǒng)
5．2．5 排放系統(tǒng)
5．2．6 爐管
5．3 氧化工藝
5．3．1 氧化工藝的應(yīng)用
5．3．2 氧化前的清洗工藝
5．3．3 氧化生長(zhǎng)速率
5．3．4 干氧氧化工藝
5．3．5 濕氧氧化工藝
5．3．6 高壓氧化工藝
5．3．7 氧化層測(cè)量技術(shù)
5．3．8 氧化工藝的發(fā)展趨勢(shì)
5．4 擴(kuò)散工藝
5．4．1 沉積和驅(qū)入過程
5．4．2 摻雜工藝中的測(cè)量
5．5 退火過程
5．5．1 離子注入后退火
5．5．2 合金化熱處理
5．5．3 再流動(dòng)過程
5．6 高溫化學(xué)氣相沉積
5．6．1 外延硅沉積
5．6．2 選擇性外延工藝
5．6．3 多晶硅沉積
5．6．4 氮化硅沉積
5．7 快速加熱工藝( RTP)系統(tǒng)
5．7．1 快速加熱退火(RTA)系統(tǒng)
5．7．2 快速加熱氧化(RTO)
5．7．3 快速加熱CVD
5．8 加熱工藝發(fā)展趨勢(shì)
5．9 小結(jié)
5．10參考文獻(xiàn)
5．11習(xí)題
第6章 光刻工藝
6．1 簡(jiǎn)介
6．2 光刻膠
6．3 光刻工藝
6．3．1 晶圓清洗
6．3．2 預(yù)處理過程
6．3．3 光刻膠涂敷
6．3．4 軟烘烤
6．3．5 對(duì)準(zhǔn)與曝光
6．3．6 曝光后烘烤
6．3．7 顯影工藝
6．3．8 硬烘烤工藝
6．3．9 圖形檢測(cè)
6．3．10晶圓軌道步進(jìn)機(jī)配套系統(tǒng)
6．4 光刻技術(shù)的發(fā)展趨勢(shì)
6．4．1 分辨率與景深(DOF)
6．4．2 I線和深紫外線
6．4．3 分辨率增強(qiáng)技術(shù)
6．4．4 浸入式光刻技術(shù)
6．4．5 雙重、三重和多重圖形化技術(shù)
6．4．6 極紫外線(EUV)光刻技術(shù)
6．4．7 納米壓印
6．4．8 X光光刻技術(shù)
6．4．9 電子束光刻系統(tǒng)
6．4．10離子束光刻系統(tǒng)
6．5 安全性
6．6 小結(jié)
6．7 參考文獻(xiàn)
6．8 習(xí)題
第7章 等離子體工藝
7．1 簡(jiǎn)介
7．2 等離子體基本概念
7．2．1 等離子體的成分
7．2．2 等離子體的產(chǎn)生
7．3 等離子體中的碰撞
7．3．1 離子化碰撞
7．3．2 激發(fā)松弛碰撞
7．3．3 分解碰撞
7．3．4 其他碰撞
7．4 等離子體參數(shù)
7．4．1 平均自由程
7．4．2 熱速度
7．4．3 磁場(chǎng)中的帶電粒子
7．4．4 玻爾茲曼分布
7．5 離子轟擊
7．6 直流偏壓
7．7 等離子體工藝優(yōu)點(diǎn)
7．7．1 CVD工藝中的等離子體
7．7．2 等離子體刻蝕
7．7．3 濺鍍沉積
7．8 等離子體增強(qiáng)化學(xué)氣相沉積及等離子體刻蝕反應(yīng)器
7．8．1 工藝的差異性
7．8．2 CVD反應(yīng)室設(shè)計(jì)
7．8．3 刻蝕反應(yīng)室的設(shè)計(jì)
7．9 遙控等離子體工藝
7．9．1 去光刻膠
7．9．2 遙控等離子體刻蝕
7．9．3 遙控等離子體清潔
7．9．4 遙控等離子體CVD(RPCVD)
7．10高密度等離子體工藝
7．10．1 感應(yīng)耦合型等離子體（ICP）
7．10．2 電子回旋共振
7．11小結(jié)
7．12參考文獻(xiàn)
7．13習(xí)題
第8章 離子注入工藝
8．1 簡(jiǎn)介
8．1．1 離子注入技術(shù)發(fā)展史
8．1．2 離子注入技術(shù)的優(yōu)點(diǎn)
8．1．3 離子注入技術(shù)的應(yīng)用
8．2 離子注入技術(shù)簡(jiǎn)介
8．2．1 阻滯機(jī)制
8．2．2 離子射程
8．2．3 通道效應(yīng)
8．2．4 損傷與熱退火
8．3 離子注入技術(shù)硬件設(shè)備
8．3．1 氣體系統(tǒng)
8．3．2 電機(jī)系統(tǒng)
8．3．3 真空系統(tǒng)
8．3．4 控制系統(tǒng)
8．3．5 射線系統(tǒng)
8．4 離子注入工藝過程
8．4．1 離子注入在元器件中的應(yīng)用
8．4．2 離子注入技術(shù)的其他應(yīng)用
8．4．3 離子注入的基本問題
8．4．4 離子注入工藝評(píng)估
8．5 安全性
8．5．1 化學(xué)危險(xiǎn)源
8．5．2 電機(jī)危險(xiǎn)源
8．5．3 輻射危險(xiǎn)源
8．5．4 機(jī)械危險(xiǎn)源
8．6 離子注入技術(shù)發(fā)展趨勢(shì)
8．7 小結(jié)
8．8 參考文獻(xiàn)
8．9 習(xí)題
第9章 刻蝕工藝
9．1 刻蝕工藝簡(jiǎn)介
9．2 刻蝕工藝基礎(chǔ)
9．2．1 刻蝕速率
9．2．2 刻蝕的均勻性
9．2．3 刻蝕選擇性
9．2．4 刻蝕輪廓
9．2．5 負(fù)載效應(yīng)
9．2．6 過刻蝕效應(yīng)
9．2．7 刻蝕殘余物
9．3 濕法刻蝕工藝
9．3．1 簡(jiǎn)介
9．3．2 氧化物濕法刻蝕
9．3．3 硅刻蝕
9．3．4 氮化物刻蝕
9．3．5 金屬刻蝕
9．4 等離子體(干法)刻蝕工藝
9．4．1 等離子體刻蝕簡(jiǎn)介
9．4．2 等離子體刻蝕基本概念
9．4．3 純化學(xué)刻蝕、純物理刻蝕及反應(yīng)式離子刻蝕
9．4．4 刻蝕工藝原理
9．4．5 等離子體刻蝕反應(yīng)室
9．4．6 刻蝕終點(diǎn)
9．5 等離子體刻蝕工藝
9．5．1 電介質(zhì)刻蝕
9．5．2 單晶硅刻蝕
9．5．3 多晶硅刻蝕
9．5．4 金屬刻蝕
9．5．5 去光刻膠
9．5．6 干法化學(xué)刻蝕
9．5．7 整面干法刻蝕
9．5．8 等離子體刻蝕的安全性
9．6 刻蝕工藝發(fā)展趨勢(shì)
9．7 刻蝕工藝未來發(fā)展趨勢(shì)
9．8 小結(jié)
9．9 參考文獻(xiàn)
9．10習(xí)題
第10章 化學(xué)氣相沉積與電介質(zhì)薄膜
10．1 簡(jiǎn)介
10．2 化學(xué)氣相沉積
10．2．1 CVD技術(shù)說明
10．2．2 CVD反應(yīng)器的類型
10．2．3 CVD基本原理
10．2．4 表面吸附
10．2．5 CVD動(dòng)力學(xué)
10．3 電介質(zhì)薄膜的應(yīng)用
10．3．1 淺溝槽絕緣(STl)
10．3．2 側(cè)壁間隔層
10．3．3 ILD0
10．3．4 ILD1
10．3．5 鈍化保護(hù)電介質(zhì)層(PD)
10．4 電介質(zhì)薄膜特性
10．4．1 折射率
10．4．2 薄膜厚度
10．4．3 薄膜應(yīng)力
10．5 電介質(zhì)CVD工藝
10．5．1 硅烷加熱CVD工藝
10．5．2 加熱TEOS CVD工藝
10．5．3 PECVD硅烷工藝
10．5．4 PECVD TEOS工藝
10．5．5 電介質(zhì)回刻蝕工藝
10．5．6 O3-TEOS工藝
10．6 旋涂硅玻璃
10．7 高密度等離子體CVD(HDP-CVD)
10．8 電介質(zhì)CVD反應(yīng)室清潔
10．8．1 RF等離子體清潔
10．8．2 遙控等離子體清潔
10．9 工藝發(fā)展趨勢(shì)與故障排除
10．9．1 硅烷PECVD工藝的發(fā)展趨勢(shì)
10．9．2 PE-TEOS發(fā)展趨勢(shì)
10．9．3 O3-TEOS發(fā)展趨勢(shì)
10．9．4 故障解決方法
10．10化學(xué)氣相沉積工藝發(fā)展趨勢(shì)
10．10．1 低k電介質(zhì)
10．10．2 空氣間隙
10．10．3 原子層沉積(ALD)
10．10．4 高k電介質(zhì)材料
10．11小結(jié)
10．12參考文獻(xiàn)
10．13習(xí)題
第11章 金屬化工藝
11．1 簡(jiǎn)介
11．2 導(dǎo)電薄膜
11．2．1 多晶硅
11．2．2 硅化物
11．2．3 鋁
11．2．4 鈦
11．2．5 氮化鈦
11．2．6 鎢
11．2．7 銅
11．2．8 鉭
11．2．9 鈷
11．2．10鎳
11．3 金屬薄膜特性
11．3．1 金屬薄膜厚度
11．3．2 薄膜厚度的均勻性
11．3．3 應(yīng)力
11．3．4 反射系數(shù)
11．3．5 薄片電阻
11．4 金屬化學(xué)氣相沉積
11．4．1 簡(jiǎn)介
11．4．2 鎢CVD
11．4．3 硅化鎢CVD
11．4．4 鈦CVD
11．4．5 氮化鈦CVD
11．4．6 鋁CVD
11．5 物理氣相沉積
11．5．1 簡(jiǎn)介
11．5．2 蒸發(fā)工藝
11．5．3 濺鍍
11．5．4 金屬化工藝過程
11．6 銅金屬化工藝
11．6．1 預(yù)清洗
11．6．2 阻擋層
11．6．3 銅籽晶層
11．6．4 銅化學(xué)電鍍法(ECP)
11．6．5 銅CVD工藝
11．7 安全性
11．8 小結(jié)
11．9 參考文獻(xiàn)
11．10習(xí)題
第12章 化學(xué)機(jī)械研磨工藝
12．1 簡(jiǎn)介
12．1．1 CMP技術(shù)的發(fā)展
12．1．2 平坦化定義
12．1．3 其他平坦化技術(shù)
12．1．4 CMP技術(shù)的必要性
12．1．5 CMP技術(shù)優(yōu)點(diǎn)
12．1．6 CMP技術(shù)應(yīng)用
12．2 CMP硬件設(shè)備
12．2．1 簡(jiǎn)介
12．2．2 研磨襯墊
12．2．3 研磨頭
12．2．4 墊片調(diào)整器
12．3 CMP研磨漿
12．3．1 氧化物研磨漿
12．3．2 金屬研磨用研磨漿
12．3．3 鎢研磨漿
12．3．4 鋁與銅研磨漿
12．4 CMP基本理論
12．4．1 移除速率
12．4．2 均勻性
12．4．3 選擇性
12．4．4 缺陷
12．5 CMP工藝過程
12．5．1 氧化物CMP過程
12．5．2 鎢CMP過程
12．5．3 銅CMP過程
12．5．4 CMP終端監(jiān)測(cè)
12．5．5 CMP后清洗工藝
12．5．6 CMP工藝問題
12．6 CMP工藝發(fā)展趨勢(shì)
12．7 小結(jié)
12．8 參考文獻(xiàn)
12．9 習(xí)題
第13章 半導(dǎo)體工藝整合
13．1 簡(jiǎn)介
13．2 晶圓準(zhǔn)備
13．3 隔離技術(shù)
13．3．1 整面全區(qū)覆蓋氧化層
13．3．2 LOCOS
13．3．3 STI
13．3．4 自對(duì)準(zhǔn)STI
13．4 阱區(qū)形成
13．4．1 單阱
13．4．2 自對(duì)準(zhǔn)雙阱
13．4．3 雙阱
13．5 晶體管制造
13．5．1 金屬柵工藝
13．5．2 自對(duì)準(zhǔn)柵工藝
13．5．3 低摻雜漏極(LDD)
13．5．4 閾值電壓調(diào)整工藝
13．5．5 抗穿通工藝
13．6 金屬高k柵MOS
13．6．1 先柵工藝
13．6．2 后柵工藝
13．6．3 混合型HKMG
13．7 互連技術(shù)
13．7．1 局部互連
13．7．2 早期的互連技術(shù)
13．7．3 鋁合金多層互連
13．7．4 銅互連
13．7．5 銅和低k電介質(zhì)
13．8 鈍化
13．9 小結(jié)
13．10參考文獻(xiàn)
13．11習(xí)題
第14章 IC工藝技術(shù)
14．1 簡(jiǎn)介
14．2 20世紀(jì)80年代CMOS工藝流程
14．3 20世紀(jì)90年代CMOS工藝流程
14．3．1 晶圓制備
14．3．2 淺槽隔離
14．3．3 阱區(qū)形成
14．3．4 晶體管形成
14．3．5 局部互連
14．3．6 鈍化和連接墊區(qū)
14．3．7 評(píng)論
14．4 2000~2010年CMOS工藝流程
14．5 20世紀(jì)10年代CMOS工藝流程
14．6 內(nèi)存芯片制造工藝
14．6．1 DRAM工藝流程
14．6．2 堆疊式DRAM工藝流程
14．6．3 NAND閃存工藝
14．7 小結(jié)
14．8 參考文獻(xiàn)
14．9 習(xí)題
第15章 半導(dǎo)體工藝發(fā)展趨勢(shì)和總結(jié)
15．1 參考文獻(xiàn)
1．1 集成電路發(fā)展歷史
1．1．1 世界上**個(gè)晶體
1．1．2 世界上**個(gè)集成電路芯片
1．1．3 摩爾定律
1．1．4 圖形尺寸和晶圓尺寸
1．1．5 集成電路發(fā)展節(jié)點(diǎn)
1．1．6 摩爾定律或超摩爾定律
1．2 集成電路發(fā)展回顧
1．2．1 材料制備
1．2．2 半導(dǎo)體工藝設(shè)備
1．2．3 測(cè)量和測(cè)試工具
1．2．4 晶圓生產(chǎn)
1．2．5 電路設(shè)計(jì)
1．2．6 光刻版的制造
1．2．7 晶圓制造
1．3 小結(jié)
1．4 參考文獻(xiàn)
1．5 習(xí)題
第2章 集成電路工藝介紹
2．1 集成電路工藝簡(jiǎn)介
2．2 集成電路的成品率
2．2．1 成品率的定義
2．2．2 成品率和利潤(rùn)
2．2．3 缺陷和成品率
2．3 無塵室技術(shù)
2．3．1 無塵室
2．3．2 污染物控制和成品率
2．3．3 無塵室的基本結(jié)構(gòu)
2．3．4 無塵室的無塵衣穿著程序
2．3．5 無塵室協(xié)議規(guī)范
2．4 集成電路工藝間基本結(jié)構(gòu)
2．4．1 晶圓的制造區(qū)
2．4．2 設(shè)備區(qū)
2．4．3 輔助區(qū)
2．5 集成電路測(cè)試與封裝
2．5．1 晶粒測(cè)試
2．5．2 芯片的封裝
2．5．3 *終的測(cè)試
2．5．4 3D封裝技術(shù)
2．6 集成電路未來發(fā)展趨勢(shì)
2．7 小結(jié)
2．8 參考文獻(xiàn)
2．9 習(xí)題
第3章 半導(dǎo)體基礎(chǔ)
3．1 半導(dǎo)體基本概念
3．1．1 能帶間隙
3．1．2 晶體結(jié)構(gòu)
3．1．3 摻雜半導(dǎo)體
3．1．4 摻雜物濃度和電導(dǎo)率
3．1．5 半導(dǎo)體材料概要
3．2 半導(dǎo)體基本元器件
3．2．1 電阻
3．2．2 電容
3．2．3 二極管
3．2．4 雙載流子晶體管
3．2．5 MOSFET
3．3 集成電路芯片
3．3．1 存儲(chǔ)器
3．3．2 微處理器
3．3．3 專用集成電路(ASlC)
3．4 集成電路基本工藝
3．4．1 雙載流子晶體管制造過程
3．4．2 P型MOS工藝(20世紀(jì)60年代技術(shù))
3．4．3 N型MOS工藝(20世紀(jì)70年代技術(shù))
3．5 互補(bǔ)型金屬氧化物晶體管
3．5．1 CMOS電路
3．5．2 CMOS工藝(20世紀(jì)80年代技術(shù))
3．5．3 CMOS工藝(20世紀(jì)90年代技術(shù))
3．6 2000年后半導(dǎo)體工藝發(fā)展趨勢(shì)
3．7 小結(jié)
3．8 參考文獻(xiàn)
3．9 習(xí)題
第4章 晶圓制造
4．1 簡(jiǎn)介
4．2 為什么使用硅材料
4．3 晶體結(jié)構(gòu)與缺陷
4．3．1 晶體的晶向
4．3．2 晶體的缺陷
4．4 晶圓生產(chǎn)技術(shù)
4．4．1 天然的硅材料
4．4．2 硅材料的提純
4．4．3 晶體的提拉工藝
4．4．4 晶圓的形成
4．4．5 晶圓的完成
4．5 外延硅生長(zhǎng)技術(shù)
4．5．1 氣相外延
4．5．2 外延層的生長(zhǎng)過程
4．5．3 硅外延生長(zhǎng)的硬件設(shè)備
4．5．4 外延生長(zhǎng)工藝
4．5．5 外延工藝的發(fā)展趨勢(shì)
4．5．6 選擇性外延
4．6 襯底工程
4．6．1 絕緣體上硅(Silicon-on-Insulator， SOI)
4．6．2 混合晶向技術(shù)(HOT)
4．6．3 應(yīng)變硅
4．6．4 絕緣體上應(yīng)變硅(Strained Silicon on Insulator， SSOI)
4．6．5 IC技術(shù)中的應(yīng)變硅
4．7 小結(jié)
4．8 參考文獻(xiàn)
4．9 習(xí)題
第5章 加熱工藝
5．1 簡(jiǎn)介
5．2 加熱工藝的硬件設(shè)備
5．2．1 簡(jiǎn)介
5．2．2 控制系統(tǒng)
5．2．3 氣體輸送系統(tǒng)
5．2．4 裝載系統(tǒng)
5．2．5 排放系統(tǒng)
5．2．6 爐管
5．3 氧化工藝
5．3．1 氧化工藝的應(yīng)用
5．3．2 氧化前的清洗工藝
5．3．3 氧化生長(zhǎng)速率
5．3．4 干氧氧化工藝
5．3．5 濕氧氧化工藝
5．3．6 高壓氧化工藝
5．3．7 氧化層測(cè)量技術(shù)
5．3．8 氧化工藝的發(fā)展趨勢(shì)
5．4 擴(kuò)散工藝
5．4．1 沉積和驅(qū)入過程
5．4．2 摻雜工藝中的測(cè)量
5．5 退火過程
5．5．1 離子注入后退火
5．5．2 合金化熱處理
5．5．3 再流動(dòng)過程
5．6 高溫化學(xué)氣相沉積
5．6．1 外延硅沉積
5．6．2 選擇性外延工藝
5．6．3 多晶硅沉積
5．6．4 氮化硅沉積
5．7 快速加熱工藝( RTP)系統(tǒng)
5．7．1 快速加熱退火(RTA)系統(tǒng)
5．7．2 快速加熱氧化(RTO)
5．7．3 快速加熱CVD
5．8 加熱工藝發(fā)展趨勢(shì)
5．9 小結(jié)
5．10參考文獻(xiàn)
5．11習(xí)題
第6章 光刻工藝
6．1 簡(jiǎn)介
6．2 光刻膠
6．3 光刻工藝
6．3．1 晶圓清洗
6．3．2 預(yù)處理過程
6．3．3 光刻膠涂敷
6．3．4 軟烘烤
6．3．5 對(duì)準(zhǔn)與曝光
6．3．6 曝光后烘烤
6．3．7 顯影工藝
6．3．8 硬烘烤工藝
6．3．9 圖形檢測(cè)
6．3．10晶圓軌道步進(jìn)機(jī)配套系統(tǒng)
6．4 光刻技術(shù)的發(fā)展趨勢(shì)
6．4．1 分辨率與景深(DOF)
6．4．2 I線和深紫外線
6．4．3 分辨率增強(qiáng)技術(shù)
6．4．4 浸入式光刻技術(shù)
6．4．5 雙重、三重和多重圖形化技術(shù)
6．4．6 極紫外線(EUV)光刻技術(shù)
6．4．7 納米壓印
6．4．8 X光光刻技術(shù)
6．4．9 電子束光刻系統(tǒng)
6．4．10離子束光刻系統(tǒng)
6．5 安全性
6．6 小結(jié)
6．7 參考文獻(xiàn)
6．8 習(xí)題
第7章 等離子體工藝
7．1 簡(jiǎn)介
7．2 等離子體基本概念
7．2．1 等離子體的成分
7．2．2 等離子體的產(chǎn)生
7．3 等離子體中的碰撞
7．3．1 離子化碰撞
7．3．2 激發(fā)松弛碰撞
7．3．3 分解碰撞
7．3．4 其他碰撞
7．4 等離子體參數(shù)
7．4．1 平均自由程
7．4．2 熱速度
7．4．3 磁場(chǎng)中的帶電粒子
7．4．4 玻爾茲曼分布
7．5 離子轟擊
7．6 直流偏壓
7．7 等離子體工藝優(yōu)點(diǎn)
7．7．1 CVD工藝中的等離子體
7．7．2 等離子體刻蝕
7．7．3 濺鍍沉積
7．8 等離子體增強(qiáng)化學(xué)氣相沉積及等離子體刻蝕反應(yīng)器
7．8．1 工藝的差異性
7．8．2 CVD反應(yīng)室設(shè)計(jì)
7．8．3 刻蝕反應(yīng)室的設(shè)計(jì)
7．9 遙控等離子體工藝
7．9．1 去光刻膠
7．9．2 遙控等離子體刻蝕
7．9．3 遙控等離子體清潔
7．9．4 遙控等離子體CVD(RPCVD)
7．10高密度等離子體工藝
7．10．1 感應(yīng)耦合型等離子體（ICP）
7．10．2 電子回旋共振
7．11小結(jié)
7．12參考文獻(xiàn)
7．13習(xí)題
第8章 離子注入工藝
8．1 簡(jiǎn)介
8．1．1 離子注入技術(shù)發(fā)展史
8．1．2 離子注入技術(shù)的優(yōu)點(diǎn)
8．1．3 離子注入技術(shù)的應(yīng)用
8．2 離子注入技術(shù)簡(jiǎn)介
8．2．1 阻滯機(jī)制
8．2．2 離子射程
8．2．3 通道效應(yīng)
8．2．4 損傷與熱退火
8．3 離子注入技術(shù)硬件設(shè)備
8．3．1 氣體系統(tǒng)
8．3．2 電機(jī)系統(tǒng)
8．3．3 真空系統(tǒng)
8．3．4 控制系統(tǒng)
8．3．5 射線系統(tǒng)
8．4 離子注入工藝過程
8．4．1 離子注入在元器件中的應(yīng)用
8．4．2 離子注入技術(shù)的其他應(yīng)用
8．4．3 離子注入的基本問題
8．4．4 離子注入工藝評(píng)估
8．5 安全性
8．5．1 化學(xué)危險(xiǎn)源
8．5．2 電機(jī)危險(xiǎn)源
8．5．3 輻射危險(xiǎn)源
8．5．4 機(jī)械危險(xiǎn)源
8．6 離子注入技術(shù)發(fā)展趨勢(shì)
8．7 小結(jié)
8．8 參考文獻(xiàn)
8．9 習(xí)題
第9章 刻蝕工藝
9．1 刻蝕工藝簡(jiǎn)介
9．2 刻蝕工藝基礎(chǔ)
9．2．1 刻蝕速率
9．2．2 刻蝕的均勻性
9．2．3 刻蝕選擇性
9．2．4 刻蝕輪廓
9．2．5 負(fù)載效應(yīng)
9．2．6 過刻蝕效應(yīng)
9．2．7 刻蝕殘余物
9．3 濕法刻蝕工藝
9．3．1 簡(jiǎn)介
9．3．2 氧化物濕法刻蝕
9．3．3 硅刻蝕
9．3．4 氮化物刻蝕
9．3．5 金屬刻蝕
9．4 等離子體(干法)刻蝕工藝
9．4．1 等離子體刻蝕簡(jiǎn)介
9．4．2 等離子體刻蝕基本概念
9．4．3 純化學(xué)刻蝕、純物理刻蝕及反應(yīng)式離子刻蝕
9．4．4 刻蝕工藝原理
9．4．5 等離子體刻蝕反應(yīng)室
9．4．6 刻蝕終點(diǎn)
9．5 等離子體刻蝕工藝
9．5．1 電介質(zhì)刻蝕
9．5．2 單晶硅刻蝕
9．5．3 多晶硅刻蝕
9．5．4 金屬刻蝕
9．5．5 去光刻膠
9．5．6 干法化學(xué)刻蝕
9．5．7 整面干法刻蝕
9．5．8 等離子體刻蝕的安全性
9．6 刻蝕工藝發(fā)展趨勢(shì)
9．7 刻蝕工藝未來發(fā)展趨勢(shì)
9．8 小結(jié)
9．9 參考文獻(xiàn)
9．10習(xí)題
第10章 化學(xué)氣相沉積與電介質(zhì)薄膜
10．1 簡(jiǎn)介
10．2 化學(xué)氣相沉積
10．2．1 CVD技術(shù)說明
10．2．2 CVD反應(yīng)器的類型
10．2．3 CVD基本原理
10．2．4 表面吸附
10．2．5 CVD動(dòng)力學(xué)
10．3 電介質(zhì)薄膜的應(yīng)用
10．3．1 淺溝槽絕緣(STl)
10．3．2 側(cè)壁間隔層
10．3．3 ILD0
10．3．4 ILD1
10．3．5 鈍化保護(hù)電介質(zhì)層(PD)
10．4 電介質(zhì)薄膜特性
10．4．1 折射率
10．4．2 薄膜厚度
10．4．3 薄膜應(yīng)力
10．5 電介質(zhì)CVD工藝
10．5．1 硅烷加熱CVD工藝
10．5．2 加熱TEOS CVD工藝
10．5．3 PECVD硅烷工藝
10．5．4 PECVD TEOS工藝
10．5．5 電介質(zhì)回刻蝕工藝
10．5．6 O3-TEOS工藝
10．6 旋涂硅玻璃
10．7 高密度等離子體CVD(HDP-CVD)
10．8 電介質(zhì)CVD反應(yīng)室清潔
10．8．1 RF等離子體清潔
10．8．2 遙控等離子體清潔
10．9 工藝發(fā)展趨勢(shì)與故障排除
10．9．1 硅烷PECVD工藝的發(fā)展趨勢(shì)
10．9．2 PE-TEOS發(fā)展趨勢(shì)
10．9．3 O3-TEOS發(fā)展趨勢(shì)
10．9．4 故障解決方法
10．10化學(xué)氣相沉積工藝發(fā)展趨勢(shì)
10．10．1 低k電介質(zhì)
10．10．2 空氣間隙
10．10．3 原子層沉積(ALD)
10．10．4 高k電介質(zhì)材料
10．11小結(jié)
10．12參考文獻(xiàn)
10．13習(xí)題
第11章 金屬化工藝
11．1 簡(jiǎn)介
11．2 導(dǎo)電薄膜
11．2．1 多晶硅
11．2．2 硅化物
11．2．3 鋁
11．2．4 鈦
11．2．5 氮化鈦
11．2．6 鎢
11．2．7 銅
11．2．8 鉭
11．2．9 鈷
11．2．10鎳
11．3 金屬薄膜特性
11．3．1 金屬薄膜厚度
11．3．2 薄膜厚度的均勻性
11．3．3 應(yīng)力
11．3．4 反射系數(shù)
11．3．5 薄片電阻
11．4 金屬化學(xué)氣相沉積
11．4．1 簡(jiǎn)介
11．4．2 鎢CVD
11．4．3 硅化鎢CVD
11．4．4 鈦CVD
11．4．5 氮化鈦CVD
11．4．6 鋁CVD
11．5 物理氣相沉積
11．5．1 簡(jiǎn)介
11．5．2 蒸發(fā)工藝
11．5．3 濺鍍
11．5．4 金屬化工藝過程
11．6 銅金屬化工藝
11．6．1 預(yù)清洗
11．6．2 阻擋層
11．6．3 銅籽晶層
11．6．4 銅化學(xué)電鍍法(ECP)
11．6．5 銅CVD工藝
11．7 安全性
11．8 小結(jié)
11．9 參考文獻(xiàn)
11．10習(xí)題
第12章 化學(xué)機(jī)械研磨工藝
12．1 簡(jiǎn)介
12．1．1 CMP技術(shù)的發(fā)展
12．1．2 平坦化定義
12．1．3 其他平坦化技術(shù)
12．1．4 CMP技術(shù)的必要性
12．1．5 CMP技術(shù)優(yōu)點(diǎn)
12．1．6 CMP技術(shù)應(yīng)用
12．2 CMP硬件設(shè)備
12．2．1 簡(jiǎn)介
12．2．2 研磨襯墊
12．2．3 研磨頭
12．2．4 墊片調(diào)整器
12．3 CMP研磨漿
12．3．1 氧化物研磨漿
12．3．2 金屬研磨用研磨漿
12．3．3 鎢研磨漿
12．3．4 鋁與銅研磨漿
12．4 CMP基本理論
12．4．1 移除速率
12．4．2 均勻性
12．4．3 選擇性
12．4．4 缺陷
12．5 CMP工藝過程
12．5．1 氧化物CMP過程
12．5．2 鎢CMP過程
12．5．3 銅CMP過程
12．5．4 CMP終端監(jiān)測(cè)
12．5．5 CMP后清洗工藝
12．5．6 CMP工藝問題
12．6 CMP工藝發(fā)展趨勢(shì)
12．7 小結(jié)
12．8 參考文獻(xiàn)
12．9 習(xí)題
第13章 半導(dǎo)體工藝整合
13．1 簡(jiǎn)介
13．2 晶圓準(zhǔn)備
13．3 隔離技術(shù)
13．3．1 整面全區(qū)覆蓋氧化層
13．3．2 LOCOS
13．3．3 STI
13．3．4 自對(duì)準(zhǔn)STI
13．4 阱區(qū)形成
13．4．1 單阱
13．4．2 自對(duì)準(zhǔn)雙阱
13．4．3 雙阱
13．5 晶體管制造
13．5．1 金屬柵工藝
13．5．2 自對(duì)準(zhǔn)柵工藝
13．5．3 低摻雜漏極(LDD)
13．5．4 閾值電壓調(diào)整工藝
13．5．5 抗穿通工藝
13．6 金屬高k柵MOS
13．6．1 先柵工藝
13．6．2 后柵工藝
13．6．3 混合型HKMG
13．7 互連技術(shù)
13．7．1 局部互連
13．7．2 早期的互連技術(shù)
13．7．3 鋁合金多層互連
13．7．4 銅互連
13．7．5 銅和低k電介質(zhì)
13．8 鈍化
13．9 小結(jié)
13．10參考文獻(xiàn)
13．11習(xí)題
第14章 IC工藝技術(shù)
14．1 簡(jiǎn)介
14．2 20世紀(jì)80年代CMOS工藝流程
14．3 20世紀(jì)90年代CMOS工藝流程
14．3．1 晶圓制備
14．3．2 淺槽隔離
14．3．3 阱區(qū)形成
14．3．4 晶體管形成
14．3．5 局部互連
14．3．6 鈍化和連接墊區(qū)
14．3．7 評(píng)論
14．4 2000~2010年CMOS工藝流程
14．5 20世紀(jì)10年代CMOS工藝流程
14．6 內(nèi)存芯片制造工藝
14．6．1 DRAM工藝流程
14．6．2 堆疊式DRAM工藝流程
14．6．3 NAND閃存工藝
14．7 小結(jié)
14．8 參考文獻(xiàn)
14．9 習(xí)題
第15章 半導(dǎo)體工藝發(fā)展趨勢(shì)和總結(jié)
15．1 參考文獻(xiàn)
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半導(dǎo)體制造技術(shù)導(dǎo)論(第二版) 作者簡(jiǎn)介
Hong Xiao（蕭宏），1982年于中國(guó)科學(xué)技術(shù)大學(xué)獲理學(xué)學(xué)士學(xué)位，1985年于中國(guó)西南物理研究所獲理學(xué)碩士學(xué)位．1985年至1989年在西南物理研究所從事等離子體物理研究，1995年于美國(guó)得克薩斯大學(xué)奧斯汀分校獲哲學(xué)博士學(xué)位。1995年至1998年在應(yīng)用材料公司任高級(jí)技術(shù)講師。1998年至2003年在摩托羅拉公司半導(dǎo)體生產(chǎn)部任高級(jí)制造工程師，并在奧斯汀社區(qū)大學(xué)講授半導(dǎo)體制造技術(shù)。2003年至2011年在漢民微測(cè)科技股份有限公司任技術(shù)專家，現(xiàn)于KLA-Tencor公司任技術(shù)專家。目前的研究興趣為電子束缺陷檢測(cè)研發(fā)和集成電路制造中的電子束缺陷檢測(cè)。任SPIE會(huì)員和講師，IEEE會(huì)員和華美半導(dǎo)體協(xié)會(huì)終身會(huì)員。已發(fā)表30多篇期刊論文和國(guó)際會(huì)議論文，擁有7項(xiàng)美國(guó)專利。 楊銀堂，1962年生，男，河北邯鄲市人，博士，教授，博士生導(dǎo)師，畢業(yè)于西安電子科技大學(xué)半導(dǎo)體專業(yè)。曾先后擔(dān)任該校微電子研究所所長(zhǎng)、技術(shù)物理學(xué)院副院長(zhǎng)、微電子學(xué)院院長(zhǎng)、發(fā)展規(guī)劃處處長(zhǎng)兼“211工程”辦公室主任，校長(zhǎng)助理，兼任總裝備部軍用電子元器件專家組副組長(zhǎng)，曾獲國(guó)家自然科學(xué)基金杰出青年基金、教育部跨世紀(jì)優(yōu)秀人才，全國(guó)模范教師和中國(guó)青年科技獎(jiǎng)，入選國(guó)家“百千萬(wàn)人才工程”。先后在國(guó)際國(guó)內(nèi)重要期刊上發(fā)表論文200余篇，出版專著4部。 段寶興，1977年生，男，陜西省大荔縣人，博士，教授，博士生導(dǎo)師，分別于2000年和2004年獲哈爾濱理工大學(xué)材料物理與化學(xué)專業(yè)學(xué)士和碩士學(xué)位，2007年獲電子科技大學(xué)微電子學(xué)與固體電子學(xué)博士學(xué)位。主要從事硅基功率器件與集成、寬帶隙半導(dǎo)體功率器件和45nm后CMOS關(guān)鍵技術(shù)研究。首次在國(guó)際上提出的優(yōu)化功率器件新技術(shù)REBULF已成功應(yīng)用于橫向高壓功率器件設(shè)計(jì)；與合作者提出的SOI高壓器件介質(zhì)場(chǎng)增強(qiáng)ENDILF技術(shù)，成功解決了高壓器件縱向耐壓受限問題；首次在國(guó)際上提出了完全3D RESURF及異質(zhì)結(jié)功率半導(dǎo)體概念。先后在國(guó)際國(guó)內(nèi)重要期刊上發(fā)表論文50余篇，其中30余篇次被SCI、EI檢索。擔(dān)任國(guó)際重要學(xué)術(shù)期刊IEEE Electron，Device Letters，Solid-State Electronics，Tranactions on Electron，Devices，IEEE，Transactions on Power Electronics和IETE Technical Review等的審稿人。
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